Ticket #109: prscheck.txt

File prscheck.txt, 28.1 KB (added by tsylla, 8 years ago)
Line 
1
2*** GX Northbridge PCI Header Registers ***
3
4
5*** GX Graphics PCI Header Registers ***
6
7
8*** GX CPU Core MSRs ***
9
10toms: this one is weird, something had to go out of its way to set
11this bit. It should not be set, DCache is disabled with this bit set.
12
130x00001800: Data Memory Configuration Register
14   Expected: 0000200000000022
15   Found:    0000200000000122
16       BIT#  Expected  Found
17         8       0        1 
18   Field Differences:
19      Disable Data Memory Cache [8:8]
20            Expected: 0x0
21            Found:    0x1
22
23toms: this one doesn't matter too much at runtime (after BIOS boot)
24It may as well match our PRS, since that is how we run all the time.
25The flashrom utility that is used to flash will have to turn off write
26protect as necessary. There is an interesting tangent though, what settings
27is LinuxBIOS using when booting? It could be something faster than uncacheable.
28Even more tangential, is their memcpy for shadowing the fastest it can be on
29our hardware?
30
310x00001808: Default RCONF Register
32   Expected: 25FFF00210730000
33   Found:    28FFF0021077E000
34       BIT#  Expected  Found
35        13       0        1 
36        14       0        1 
37        15       0        1 
38        18       0        1 
39        56       1        0 
40        58       1        0 
41        59       0        1 
42   Field Differences:
43      ROMRP [56:63]
44            Expected: Write Serialize, Write Protect, Cache Disable (0x25)
45            Found:    Write Serialize, Write Through (0x28)
46      SYSTOP [8:27]
47            Expected: 0x07300
48            Found:    0x077E0
49
50
51toms: LinuxBIOS is right here. It is wrong in the olpc.prs. The LinuxBIOS
52value matches both the sparrow and norwich PRSes. '0' is the highest
53performance setting.
54
550x0000180A: RCONF Bypass Register
56   Expected: 0000000000000011
57   Found:    0000000000000000
58       BIT#  Expected  Found
59         0       1        0 
60         4       1        0 
61   Field Differences:
62      Region Properties during Tablewalk [0:7]
63            Expected: Write Combine, Cache Disable (0x11)
64            Found:    Cacheable (0x00)
65
66toms: this one would take some looking into. these regions are usually set
67CD, WS because they are where PCI ROMs are usually located. Since the OLPC
68will have no PCI ROMs at these locations, These could be made cacheable, and
69added back to the memory map that linux uses.
700x0000180C: C0000-DFFFF RCONF Register
71   Expected: 2121212121210101
72   Found:    2121212121212121
73       BIT#  Expected  Found
74         5       0        1 
75        13       0        1 
76   Field Differences:
77      RegionProp C4000-C7FFF [8:15]
78            Expected: Cache Disable (0x01)
79            Found:    Write Serialize, Cache Disable (0x21)
80      RegionProp C0000-C3FFF [0:7]
81            Expected: Cache Disable (0x01)
82            Found:    Write Serialize, Cache Disable (0x21)
83
84toms: same as above, at runtime, linux could use the e and f segments
85(if it even tries to)
860x0000180D: E0000-FFFFF RCONF Register
87   Expected: 0101010101010101
88   Found:    2121212121212121
89       BIT#  Expected  Found
90         5       0        1 
91        13       0        1 
92        21       0        1 
93        29       0        1 
94        37       0        1 
95        45       0        1 
96        53       0        1 
97        61       0        1 
98   Field Differences:
99      RegionProp FC000-FFFFF [56:63]
100            Expected: Cache Disable (0x01)
101            Found:    Write Serialize, Cache Disable (0x21)
102      Regionprop F8000-FBFFF [48:55]
103            Expected: Cache Disable (0x01)
104            Found:    Write Serialize, Cache Disable (0x21)
105      RegionProp F4000-F7FFF [40:47]
106            Expected: Cache Disable (0x01)
107            Found:    Write Serialize, Cache Disable (0x21)
108      RegionProp F0000-F3FFF [32:39]
109            Expected: Cache Disable (0x01)
110            Found:    Write Serialize, Cache Disable (0x21)
111      RegionProp EC000-EFFFF [24:31]
112            Expected: Cache Disable (0x01)
113            Found:    Write Serialize, Cache Disable (0x21)
114      Regionprop E8000-EBFFF [16:23]
115            Expected: Cache Disable (0x01)
116            Found:    Write Serialize, Cache Disable (0x21)
117      RegionProp E4000-E7FFF [8:15]
118            Expected: Cache Disable (0x01)
119            Found:    Write Serialize, Cache Disable (0x21)
120      RegionProp E0000-E3FFF [0:7]
121            Expected: Cache Disable (0x01)
122            Found:    Write Serialize, Cache Disable (0x21)
123
124toms: what is the chosen size for the framebuffer? just make
125this the right size in the olpc.prs, and make linuxbios match
1260x00001810: RCONF0 Register
127   Expected: 41FFF00041000111
128   Found:    417FF00041000111
129       BIT#  Expected  Found
130        55       1        0 
131   Field Differences:
132      Top of Range (RPTOP) [44:63]
133            Expected: 0x41FFF
134            Found:    0x417FF
135
136toms: this looks like sysenter maybe. Enabled because BSOD workaround is not
137present. You need to research this one
1380x00003003: CPUID3 Register
139   Expected: 0080A13D00000000
140   Found:    0080A93D00000000
141       BIT#  Expected  Found
142        43       0        1 
143   Field Differences:
144      ECX [32:63]
145            Expected: 0x0080A13D
146            Found:    0x0080A93D
147
148
149*** GX GeodeLink Memory Controller MSRs ***
150
151toms: just make the values in the PRS match the value of
152the hardware in use. then force LinuxBIOS to
153program the proper value. the PRS value is wrong for DIMM size?
1540x20000018: Refresh and SDRAM Program Register
155   Expected: 1007401200002000
156   Found:    1007501200003400
157       BIT#  Expected  Found
158        10       0        1 
159        12       0        1  (Don't Care)
160        44       0        1  (Don't Care)
161   Field Differences:
162      Refresh Interval [8:23]
163            Expected: 0x0020
164            Found:    0x0024
165
166
167*** GX Graphics Processor (GP) MSRs ***
168
169
170*** GX Graphics Processor (GP) Memory Mapped Registers ***
171
172
173
174
175
176*** GX Video/Graphics (VG) MSRs ***
177
178
179*** GX Video/Graphics (VG) Memory Mapped Registers ***
180
181
182
183
184
185*** GX Display Filter (DF) MSRs ***
186
187toms: PRS value is wrong here. 7:6 should be '11' for OLPC
188(meaning TFT mode) just make this value right for the hardware
189you are working on. it will get fixed along the way.
1900xC0002001: GLD Master Configuration Register
191   Expected: 0000000000040F00
192   Found:    0000000000040F80
193       BIT#  Expected  Found
194         7       0        1 
195   Field Differences:
196      Package Type [6:7]
197            Expected: CRT (0x0)
198            Found:    Reserved (0x2)
199
200
201*** GX Display Filter (DF) Memory Mapped Registers ***
202
203
204
205
206
207*** GX GeodeLink Interface Unit 0 (GLIU0) MSRs ***
208
209toms: both norwich and sparrow PRS expect this to be 5, which is
210what LinuxBIOS sets. It doesn't really matter, but why is it
211wrong in the olpc.prs?
2120x10002004: GLD Device Power Management Register
213   Expected: 000000000000000F
214   Found:    0000000000000005
215       BIT#  Expected  Found
216         1       1        0 
217         3       1        0 
218   Field Differences:
219      Power Mode 1 [2:3]
220            Expected: Reserved (Engr Only: Enable HW and SW clock gating) (0x3)
221            Found:    Enable Active Hardware Clock Gating (0x1)
222      Power Mode 0 [0:1]
223            Expected: Reserved (Engr Only: Enable HW and SW clock gating) (0x3)
224            Found:    Enable Active Hardware Clock Gating (0x1)
225
226toms: this descriptor is for chopping up the c, d, e, and f segments, in case
227there are ROMs out there. There aren't any on OLPC, so these regions could get
228sucked into a different descriptor.
2290x1000002C: P2D Descriptor C Register
230   Expected: 20000000F0030003
231   Found:    20000000F0000003
232       BIT#  Expected  Found
233        16       1        0 
234        17       1        0 
235   Field Differences:
236      Read Enable - 16 K pages [16:31]
237            Expected: 0xF003
238            Found:    0xF000
239
240
241*** GX GeodeLink Interface Unit 1 (GLIU1) MSRs ***
242
243toms: see clock gating above.
2440x40002004: GLD Device Power Management Register
245   Expected: 000000000000000F
246   Found:    0000000000000005
247       BIT#  Expected  Found
248         1       1        0 
249         3       1        0 
250   Field Differences:
251      Power Mode 1 [2:3]
252            Expected: Reserved (Engr Only: Enable HW and SW clock gating) (0x3)
253            Found:    Enable Active Hardware Clock Gating (0x1)
254      Power Mode 0 [0:1]
255            Expected: Reserved (Engr Only: Enable HW and SW clock gating) (0x3)
256            Found:    Enable Active Hardware Clock Gating (0x1)
257
258toms: see descriptor C above:
2590x4000002D: P2D Descriptor D Register
260   Expected: 20000000F0030003
261   Found:    20000000F0000003
262       BIT#  Expected  Found
263        16       1        0 
264        17       1        0 
265   Field Differences:
266      Read Enable - 16 K pages [16:31]
267            Expected: 0xF003
268            Found:    0xF000
269
270
271*** GX GeodeLink Control Processor (GLCP) MSRs ***
272
273
2740x4C00000F: I/O Delay Controls Register
275   Expected: 830D415F8EA0AD6F
276   Found:    830D415A8EA0AD6A
277       BIT#  Expected  Found
278         0       1        0 
279         2       1        0 
280        32       1        0 
281        34       1        0 
282   Field Differences:
283      Delay Digital RGBs [31:35]
284            Expected: 0x1F
285            Found:    0x15
286      DQS_CLK_IN [2:3]
287            Expected: 0x3
288            Found:    0x2
289      DQS_CLK_OUT [0:1]
290            Expected: 0x3
291            Found:    0x2
292
293toms: just set these to the right value for the hardware.
2940x4C000014: MCP System Reset and PLL Control Register
295   Expected: 0000021906DE0078
296   Found:    0000020906DE0170
297       BIT#  Expected  Found
298         3       1        0 
299         8       0        1 
300        36       1        0 
301   Field Differences:
302      FBDIV [32:37]
303            Expected: 0x19
304            Found:    0x09
305      PCI_SEMI_SYNC_MODE [8:8]
306            Expected: 0x0
307            Found:    0x1
308      DOTPOSTDIV3 [3:3]
309            Expected: 0x1
310            Found:    0x0
311
312toms: just set these to the right value for the hardware.
3130x4C000015: GLCP DOT Clock PLL Control Register
314   Expected: 000009DA02000000
315   Found:    0000003702000000
316       BIT#  Expected  Found
317        32       0        1 
318        34       0        1 
319        35       1        0 
320        37       0        1 
321        38       1        0 
322        39       1        0 
323        40       1        0 
324        43       1        0 
325   Field Differences:
326      MDIV [41:44]
327            Expected: 0x4
328            Found:    0x0
329      NDIV [34:40]
330            Expected: 0x76
331            Found:    0x0D
332      PDIV [32:33]
333            Expected: 0x2
334            Found:    0x3
335
336toms: all of the actions ands sets and stuff depend on the workarounds
337to be implemented on the platform. Think about the workarounds, and
338set these accordingly.
3390x4C000021: GLCP GLD Action Data Control Register
340   Expected: 000000000000001B
341   Found:    0000000000000000
342       BIT#  Expected  Found
343         0       1        0 
344         1       1        0 
345         3       1        0 
346         4       1        0 
347   Field Differences:
348      SID [3:5]
349            Expected: 0x3
350            Found:    0x0
351      DATYPE [0:2]
352            Expected: 0x3
353            Found:    0x0
354
355
3560x4C000022: GLCP GLD Action Data Register
357   Expected: 0000000000001001
358   Found:    0000000000000000
359       BIT#  Expected  Found
360         0       1        0 
361        12       1        0 
362   Field Differences:
363      Data0 [0:31]
364            Expected: 0x00001001
365            Found:    0x00000000
366
367
3680x4C000044: GLCP Set 4 M Control Register
369   Expected: 0000000000000140
370   Found:    0000000000000000
371       BIT#  Expected  Found
372         6       1        0 
373         8       1        0 
374   Field Differences:
375      Various [0:46]
376            Expected: 0x000000000140
377            Found:    0x000000000000
378
379
3800x4C000045: GLCP Set 5 M Control Register
381   Expected: 5AD6800000000000
382   Found:    0000000000000000
383       BIT#  Expected  Found
384        47       1        0 
385        49       1        0 
386        50       1        0 
387        52       1        0 
388        54       1        0 
389        55       1        0 
390        57       1        0 
391        59       1        0 
392        60       1        0 
393        62       1        0 
394   Field Differences:
395      A [58:62]
396            Expected: 0x16
397            Found:    0x00
398      B [53:57]
399            Expected: 0x16
400            Found:    0x00
401      C [48:52]
402            Expected: 0x16
403            Found:    0x00
404      INCLUDE_DIAG [47:47]
405            Expected: 0x1
406            Found:    0x0
407
408
4090x4C00004D: GLCP Set 5 N Control Register
410   Expected: 0000200000000000
411   Found:    0000000000000000
412       BIT#  Expected  Found
413        45       1        0 
414   Field Differences:
415      Various [0:46]
416            Expected: 0x200000000000
417            Found:    0x000000000000
418
419
4200x4C000066: GLCP XSTATE Variable Register
421   Expected: 0000000000000003
422   Found:    0000000000000000
423       BIT#  Expected  Found
424         0       1        0 
425         1       1        0 
426   Field Differences:
427      X State Val [0:1]
428            Expected: 0x3
429            Found:    0x0
430
431
4320x4C00006D: GLCP Event Selects for Action 5 Register
433   Expected: 0000000000430000
434   Found:    0000000000000000
435       BIT#  Expected  Found
436        16       1        0 
437        17       1        0 
438        22       1        0 
439   Field Differences:
440      SEL22 [22:22]
441            Expected: 0x1
442            Found:    0x0
443      SEL17 [17:17]
444            Expected: 0x1
445            Found:    0x0
446      SEL16 [16:16]
447            Expected: 0x1
448            Found:    0x0
449
450
4510x4C000073: GLCP Event Selects for Action 11 Register
452   Expected: 0000000000030000
453   Found:    0000000000000000
454       BIT#  Expected  Found
455        16       1        0 
456        17       1        0 
457   Field Differences:
458      SEL17 [17:17]
459            Expected: 0x1
460            Found:    0x0
461      SEL16 [16:16]
462            Expected: 0x1
463            Found:    0x0
464
465
4660x4C000075: GLCP Event Selects for Action 13 Register
467   Expected: 0000000000400000
468   Found:    0000000000000000
469       BIT#  Expected  Found
470        22       1        0 
471   Field Differences:
472      SEL22 [22:22]
473            Expected: 0x1
474            Found:    0x0
475
476
477*** GX GeodeLink PCI (GLPCI) MSRs ***
478
479toms: where is this getting set?
480could be workaround related, too
4810x50002001: GLD Master Configuration Register
482   Expected: 0000000000000027
483   Found:    0000000000000017
484       BIT#  Expected  Found
485         4       0        1 
486         5       1        0 
487   Field Differences:
488      Priority Level [4:6]
489            Expected: 0x2
490            Found:    0x1
491
492toms: related to swiss chesse descriptors above this could all be
493opened up to linux
4940x50002014: Fixed Region Enables Register
495   Expected: 0000000000FFF3FF
496   Found:    0000000000F000FF
497       BIT#  Expected  Found
498         8       1        0 
499         9       1        0 
500        12       1        0 
501        13       1        0 
502        14       1        0 
503        15       1        0 
504        16       1        0 
505        17       1        0 
506        18       1        0 
507        19       1        0 
508   Field Differences:
509      Enable Mem Access to EC000 - EFFFF via PCI [19:19]
510            Expected: 0x1
511            Found:    0x0
512      Enable Mem Access to E8000 - EBFFF via PCI [18:18]
513            Expected: 0x1
514            Found:    0x0
515      Enable Mem Access to E4000 - E7FFF via PCI [17:17]
516            Expected: 0x1
517            Found:    0x0
518      Enable Mem Access to E0000 - E3FFF via PCI [16:16]
519            Expected: 0x1
520            Found:    0x0
521      Enable Mem Access to DC000 - DFFFF via PCI [15:15]
522            Expected: 0x1
523            Found:    0x0
524      Enable Mem Access to D8000 - DBFFF via PCI [14:14]
525            Expected: 0x1
526            Found:    0x0
527      Enable Mem Access to D4000 - D7FFF via PCI [13:13]
528            Expected: 0x1
529            Found:    0x0
530      Enable Mem Access to D0000 - D3FFF via PCI [12:12]
531            Expected: 0x1
532            Found:    0x0
533      Enable Mem Access to C4000 - C7FFF via PCI [9:9]
534            Expected: 0x1
535            Found:    0x0
536      Enable Mem Access to C0000 - C3FFF via PCI [8:8]
537            Expected: 0x1
538            Found:    0x0
539
540
541*** GX Geode I/O Companion (GIO) MSRs ***
542
543
544***  CS5536 ISA Bridge PCI Header Registers ***
545
546
547*** CS5536 Flash Controller PCI Header Registers ***
548
549
550***  CS5536 Audio PCI Header Registers ***
551
552
553*** CS5536 USB OHCI PCI Header Registers ***
554
555
556*** CS5536 USB EHCI PCI Header Registers ***
557
558
559*** CS5536 USB UDC PCI Header Registers ***
560
561
562*** CS5536 USB UOC PCI Header Registers ***
563
564
565*** CS5536 GLCP MSRs ***
566
567
568*** CS5536 GLPCI_SB MSRs ***
569
570
571*** CS5536 GLIU MSRs ***
572
573
574*** CS5536 ATA MSRs ***
575
576toms: this is a don't care for now
5770x51300008: IDE Controller Bus Master Control Registers Base Address (IDE_IO_BAR)
578   Expected: 000000000000CCC1
579   Found:    000000000000CC01
580       BIT#  Expected  Found
581         6       1        0 
582         7       1        0 
583   Field Differences:
584      Bus Mastering IDE Base Addr [4:31]
585            Expected: 0x0000CCC
586            Found:    0x0000CC0
587
588
589*** CS5536 ATA Controller IO BAR ***
590
591
592*** CS5536 ATA Natives ***
593
594
595*** CS5536 AC97 MSRs ***
596
597
598***  CS5535 Audio IO BAR ***
599
600
601*** CS5536 AC97 Native ***
602
603
604*** CS5536 DIVIL MSRs ***
605
606toms: depends on PM architecture
6070x51400002: GeodeLink Device SMI Register
608   Expected: 00000000000020FC
609   Found:    00000000000020EC
610       BIT#  Expected  Found
611         4       1        0 
612   Field Differences:
613      PM_ASMI_EN [4:4]
614            Expected: 0x1
615            Found:    0x0
616
617toms: just put in the proper flash lbar value. make sure there is
618an mpcisb region config to match
6190x51400010: LBAR_FLSH0 Register
620   Expected: 0000000000000000
621   Found:    FFFFF00720000000
622       BIT#  Expected  Found
623        29       0        1 
624        32       0        1 
625        33       0        1 
626        34       0        1 
627        44       0        1 
628        45       0        1 
629        46       0        1 
630        47       0        1 
631        48       0        1 
632        49       0        1 
633        50       0        1 
634        51       0        1 
635        52       0        1 
636        53       0        1 
637        54       0        1 
638        55       0        1 
639        56       0        1 
640        57       0        1 
641        58       0        1 
642        59       0        1 
643        60       0        1 
644        61       0        1 
645        62       0        1 
646        63       0        1 
647   Field Differences:
648      MEM_IO [34:34]
649            Expected: LBAR is I/O mapped (0x0)
650            Found:    LBAR is memory mapped (0x1)
651      NOR_NAND [33:33]
652            Expected: Use NOR chip select (0x0)
653            Found:    Use NAND chip select (0x1)
654      LBAR Enable [32:32]
655            Expected: 0x0
656            Found:    0x1
657      if I/O Mapped: Reserved [48:63]
658            Expected: 0x0000
659            Found:    0xFFFF
660      if I/O Mapped: I/O Address Mask [36:47]
661            Expected: 0x000
662            Found:    0xF00
663      if I/O Mapped: Reserved [16:31]
664            Expected: 0x0000
665            Found:    0x2000
666      if MEM Mapped: Memory Address Mask [44:63]
667            Expected: 0x00000
668            Found:    0xFFFFF
669      if MEM Mapped: Base Memory Address [12:31]
670            Expected: 0x00000
671            Found:    0x20000
672
673toms: should be 00100010
6740x5140001B: NANDF_DATA Register
675   Expected: 0000000007770777
676   Found:    0000000001110111
677       BIT#  Expected  Found
678         1       1        0 
679         2       1        0 
680         5       1        0 
681         6       1        0 
682         9       1        0 
683        10       1        0 
684        17       1        0 
685        18       1        0 
686        21       1        0 
687        22       1        0 
688        25       1        0 
689        26       1        0 
690   Field Differences:
691      Data Read Hold Time [24:26]
692            Expected: 0x7
693            Found:    0x1
694      Data Read Pulse Width [20:22]
695            Expected: 0x7
696            Found:    0x1
697      Data Read Setup Time [16:18]
698            Expected: 0x7
699            Found:    0x1
700      Data Write Hold Time [8:10]
701            Expected: 0x7
702            Found:    0x1
703      Data Write Pulse Width [4:6]
704            Expected: 0x7
705            Found:    0x1
706      Data Write Setup Time [0:2]
707            Expected: 0x7
708            Found:    0x1
709
710toms: should be 0010
7110x5140001C: NANDF_CNTL Register
712   Expected: 0000000000000777
713   Found:    0000000000000111
714       BIT#  Expected  Found
715         1       1        0 
716         2       1        0 
717         5       1        0 
718         6       1        0 
719         9       1        0 
720        10       1        0 
721   Field Differences:
722      Control Hold Time [8:10]
723            Expected: 0x7
724            Found:    0x1
725      Control Pulse Width [4:6]
726            Expected: 0x7
727            Found:    0x1
728      Control Setup Time [0:2]
729            Expected: 0x7
730            Found:    0x1
731
732toms: you just have to figure out what the irq mappers need to be set to
733
7340x51400020: IRQM_YLOW Register
735   Expected: 00000000AA0B0B00
736   Found:    0000000000000000
737       BIT#  Expected  Found
738         8       1        0 
739         9       1        0 
740        11       1        0 
741        16       1        0 
742        17       1        0 
743        19       1        0 
744        25       1        0 
745        27       1        0 
746        29       1        0 
747        31       1        0 
748   Field Differences:
749      MAP_7 [28:31]
750            Expected: IG 10 (0xA)
751            Found:    Disable (0x0)
752      MAP_6 [24:27]
753            Expected: IG 10 (0xA)
754            Found:    Disable (0x0)
755      MAP_4 [16:19]
756            Expected: IG 11 (0xB)
757            Found:    Disable (0x0)
758      MAP_2 [8:11]
759            Expected: IG 11 (0xB)
760            Found:    Disable (0x0)
761
762
7630x51400021: IRQM_YHIGH Register
764   Expected: 0000000004000000
765   Found:    0000000000000000
766       BIT#  Expected  Found
767        26       1        0 
768   Field Differences:
769      MAP_14 [24:27]
770            Expected: IG 4 (0x4)
771            Found:    Disable (0x0)
772
773
7740x51400023: IRQM_ZHIGH Register
775   Expected: 00000000000BABA2
776   Found:    0000000000000012
777       BIT#  Expected  Found
778         4       0        1 
779         5       1        0 
780         7       1        0 
781         8       1        0 
782         9       1        0 
783        11       1        0 
784        13       1        0 
785        15       1        0 
786        16       1        0 
787        17       1        0 
788        19       1        0 
789   Field Differences:
790      MAP_12 [16:19]
791            Expected: IG 11 (0xB)
792            Found:    Disable (0x0)
793      MAP_11 [12:15]
794            Expected: IG 10 (0xA)
795            Found:    Disable (0x0)
796      MAP_10 [8:11]
797            Expected: IG 11 (0xB)
798            Found:    Disable (0x0)
799      MAP_9 [4:7]
800            Expected: IG 10 (0xA)
801            Found:    IG 1 (0x1)
802
803
8040x51400025: IRQM_LPC Register
805   Expected: 00000000000010DA
806   Found:    0000000000000000
807       BIT#  Expected  Found
808         1       1        0 
809         3       1        0 
810         4       1        0 
811         6       1        0 
812         7       1        0 
813        12       1        0 
814   Field Differences:
815      Primary Input 12 Enable [12:12]
816            Expected: 0x1
817            Found:    0x0
818      Primary Input 7 Enable [7:7]
819            Expected: 0x1
820            Found:    0x0
821      Primary Input 6 Enable [6:6]
822            Expected: 0x1
823            Found:    0x0
824      Primary Input 4 Enable [4:4]
825            Expected: 0x1
826            Found:    0x0
827      Primary Input 3 Enable [3:3]
828            Expected: 0x1
829            Found:    0x0
830      Primary Input 1 Enable [1:1]
831            Expected: 0x1
832            Found:    0x0
833
834toms: 0 is right, change the PRS
8350x51400040: DMA_MAP Register
836   Expected: 0000000000007777
837   Found:    0000000000000000
838       BIT#  Expected  Found
839         0       1        0 
840         1       1        0 
841         2       1        0 
842         4       1        0 
843         5       1        0 
844         6       1        0 
845         8       1        0 
846         9       1        0 
847        10       1        0 
848        12       1        0 
849        13       1        0 
850        14       1        0 
851   Field Differences:
852      DMA Channel 3 Source [12:14]
853            Expected: LPC DMA Channel (0x7)
854            Found:    DMA Channel off (0x0)
855      DMA Channel 2 Source [8:10]
856            Expected: LPC DMA Channel (0x7)
857            Found:    DMA Channel off (0x0)
858      DMA Channel 1 Source [4:6]
859            Expected: LPC DMA Channel (0x7)
860            Found:    DMA Channel off (0x0)
861      DMA Channel 0 Source [0:2]
862            Expected: LPC DMA Channel (0x7)
863            Found:    DMA Channel off (0x0)
864
865
8660x5140004D: LPC_ESTAT Register
867   Expected: 0000000000000000
868   Found:    0000000000000003
869       BIT#  Expected  Found
870         0       0        1 
871         1       0        1  (Don't Care)
872   Field Differences:
873      Memory [0:0]
874            Expected: 0x0
875            Found:    0x1
876
877toms: has to match what you want it to do
8780x5140004E: LPC_SIRQ Register
879   Expected: 00000000EF2500C0
880   Found:    0000000000000000
881       BIT#  Expected  Found
882         6       1        0 
883         7       1        0 
884        16       1        0 
885        18       1        0 
886        21       1        0 
887        24       1        0 
888        25       1        0 
889        26       1        0 
890        27       1        0 
891        29       1        0 
892        30       1        0 
893        31       1        0 
894   Field Differences:
895      Invert bits 15 thru 0 [16:31]
896            Expected: 0xEF25
897            Found:    0x0000
898      SIRQ_EN [7:7]
899            Expected: 0x1
900            Found:    0x0
901      SIRQ_MODE [6:6]
902            Expected: 0x1
903            Found:    0x0
904
905
906***  CS5536 GPIO BAR ***
907
908
909*** CS5536 GPIO IOADDR ***
910
911
912***  CS5536 ACPI BAR ***
913
914
915*** CS5536 ACPI Natives ***
916
917
918***  CS5536 PMC IO BAR ***
919
920
921*** CS5536 PMC Natives ***
922
923
924***  CS5536 MFGPT IO BAR ***
925
926
927*** CS5536 MFGPT ***
928
929
930***  CS5536 SMB IO BAR ***
931
932
933*** CS5536 SMB IOs ***
934
935
936***  CS5536 FLASH IO BAR ***
937
938
939*** CS5536 FLASH IOs ***
940
941
942*** CS5536 USB Host MSRs ***
943
944
9450x51200008: USB OHC Base Adress
946   Expected: 0000000EEFF00000
947   Found:    0000000800000000
948       BIT#  Expected  Found
949        20       1        0 
950        21       1        0 
951        22       1        0 
952        23       1        0 
953        24       1        0 
954        25       1        0 
955        26       1        0 
956        27       1        0 
957        29       1        0 
958        30       1        0 
959        31       1        0 
960        33       1        0 
961        34       1        0 
962
9630x51200009: USB EHC Base Adress
964   Expected: 0000200EEFA00000
965   Found:    0000200800000000
966       BIT#  Expected  Found
967        21       1        0 
968        23       1        0 
969        24       1        0 
970        25       1        0 
971        26       1        0 
972        27       1        0 
973        29       1        0 
974        30       1        0 
975        31       1        0 
976        33       1        0 
977        34       1        0 
978
9790x5120000A: USB Device Controller Base Adress
980   Expected: 0000000000000000
981   Found:    0000000800000000
982       BIT#  Expected  Found
983        35       0        1 
984
9850x5120000B: USB Option Controller Base Adress
986   Expected: 0000000000000000
987   Found:    0000000800000000
988       BIT#  Expected  Found
989        35       0        1 
990
991***  CS5536 USB IO BAR ***
992
993
994*** CS5536 OHC Native ***
995
996
997***  CS5536 EHC IO BAR ***
998
999
1000*** CS5536 EHC Native ***
1001
1002
1003
1004Total Differences: 43